AIPress.com.cn報道

3月4日消息，據(jù)ZDNet援引行業(yè)消息人士稱，SK hynix正推進一項面向HBM4的封裝架構調整方案，目前相關技術處于驗證階段。若實現(xiàn)商業(yè)化，有望滿足NVIDIA對第六代HBM4的高性能目標，并為后續(xù)產(chǎn)品性能提升提供更靈活空間。

報道稱，HBM4性能提升的核心瓶頸之一在于I/O數(shù)量翻倍至2048個。更高I/O規(guī)模顯著提升帶寬，但也帶來信號干擾風險，同時增加電壓傳輸復雜度，特別是在底部邏輯層向頂部DRAM層高效供電方面面臨挑戰(zhàn)。

為應對這些問題，SK海力士正針對HBM4及后續(xù)產(chǎn)品采用新的封裝策略。其主要措施包括提高部分上層DRAM芯片厚度，以及縮小DRAM層間間距。

在現(xiàn)有HBM4結構中，為滿足整體高度約775微米的限制，DRAM芯片通常需通過背面研磨進行減薄。過度減薄可能削弱芯片機械強度，增加外部沖擊下的風險，并對性能產(chǎn)生不利影響。通過適度增加部分上層DRAM厚度，SK海力士旨在增強堆疊結構的穩(wěn)定性。

與此同時，公司嘗試縮小DRAM層間距，以避免整體封裝高度增加，并提升電源效率。更緊湊的層間結構有助于縮短信號路徑，提高數(shù)據(jù)傳輸速度，同時降低向頂部層供電所需功耗。

不過，層間距收窄也帶來工藝難題。報道指出，較窄間隙會增加MUF（Molded Underfill，模塑底填材料）注入難度。MUF承擔絕緣與保護功能，若填充不均或產(chǎn)生空洞，可能導致芯片缺陷。為解決這一問題，SK海力士開發(fā)了新的封裝工藝，目標是在不大幅改變現(xiàn)有設備與流程的前提下，實現(xiàn)更小層間距與穩(wěn)定良率。內部測試結果據(jù)稱已取得積極進展。

若該技術實現(xiàn)量產(chǎn)，將有助于縮小HBM4及后續(xù)產(chǎn)品的DRAM間距，并提升整體性能。報道援引行業(yè)人士稱，該方案意在突破現(xiàn)有HBM技術限制，同時避免大規(guī)模資本開支投入。若順利商業(yè)化，可能對高端存儲市場產(chǎn)生連鎖影響。但報道亦指出，大規(guī)模量產(chǎn)階段仍存在不確定性。（AI普瑞斯編譯）