據行業消息透露，SK海力士正在推進一項針對HBM4存儲器的封裝架構優化方案，目前該技術已進入驗證階段。若順利實現商業化應用，這項創新有望幫助英偉達達成第六代HBM4的高性能目標，并為后續產品迭代預留更大的性能提升空間。
HBM4實現性能突破的關鍵挑戰在于I/O接口數量翻倍至2048個。雖然更高的I/O密度能顯著提升帶寬表現，但同時也引發了信號干擾加劇、電壓傳輸復雜度上升等問題，尤其是在從底部邏輯層向頂部DRAM層供電的效率方面面臨技術瓶頸。
為破解這些技術難題，SK海力士制定了全新的封裝策略，主要包含兩項核心改進：通過調整部分上層DRAM芯片的厚度，以及優化DRAM層間的堆疊間距。在現有HBM4設計中，為滿足775微米的總高度限制，DRAM芯片通常需要經過背面研磨工藝減薄處理。但過度減薄會削弱芯片的機械強度，增加受外力沖擊損壞的風險，甚至可能影響存儲性能。通過適度增加上層芯片厚度，SK海力士旨在提升三維堆疊結構的整體穩定性。
與此同時，研發團隊嘗試縮小DRAM層間的垂直間距。這種設計調整既能避免因芯片增厚導致的封裝高度超標，又能提升電源傳輸效率。更緊湊的堆疊結構可縮短信號傳輸路徑，在提高數據讀寫速度的同時，降低向頂層供電所需的能耗。不過這種改進也帶來了新的工藝挑戰——層間距縮小會導致模塑底填材料（MUF）的注入難度大幅增加。
作為芯片封裝的關鍵材料，MUF承擔著絕緣保護和機械支撐的雙重功能。若在注入過程中出現填充不均勻或產生氣泡空洞，將直接導致芯片良率下降甚至功能失效。為攻克這一難題，SK海力士開發了新型封裝工藝，該方案可在基本維持現有生產設備與流程的基礎上，實現更小層間距條件下的穩定量產。內部測試數據顯示，這項創新工藝已取得階段性突破。
行業分析認為，若該技術能順利進入大規模生產階段，將有效縮短HBM4及后續產品的DRAM層間距，從而提升整體性能表現。這項改進方案既突破了現有HBM技術的物理限制，又避免了大規模設備投資帶來的成本壓力。不過消息人士同時指出，該技術從實驗室驗證到量產轉化仍存在諸多不確定性因素。
